장동

이번에는 전가산기 4개를 이어 붙인 4bit 가산기를 구현해보려고 한다. 전가산기에 관한 내용은 아래 글을 참고하여 확인할 수 있다. 2024.06.13 - [Language/Verilog] - Vivado : 전가산기(Full-adder) 구현 Vivado : 전가산기(Full-adder) 구현가산기가산기란, 덧셈 연산을 수행하는 논리회로를 의미한다. 가산기는 디지털 회로, 조합 회로의 하나이며, 대부분의 가산기는 2진수의 합을 나타내는 특징을 가진다. 전가산기전가산기는 두jangdong.tistory.com4bit adder4비트 가산기를 구현하기 위해서는 두 개의 입력을 받을 a, b 입력단자와 올림수를 표현할 Cin(carry in) 입력 단자를 필요로 한다.  아래는 Structural 기법을 ..

가산기가산기란, 덧셈 연산을 수행하는 논리회로를 의미한다. 가산기는 디지털 회로, 조합 회로의 하나이며, 대부분의 가산기는 2진수의 합을 나타내는 특징을 가진다. 전가산기전가산기는 두 개의 반가산기와 하나의 OR 게이트로 이루어져 있다. 전가산기는 이진수의 합뿐만 아닌 캐리까지 포함하여 동작을 수행하는 특징을 지닌다. 전가산기의 진리표는 아래의 표와 같다.XYZSumCarry0000000110010100110110010101011100111111 이제 Vivado를 활용하여 전가산기를 구현해 보도록 하자. 구현 방법은 Verilog의 Modeling 기법을 활용하여 구현하려고 한다. Verilog의 모델링 기법은 대표적으로 Structural, Behavioral 그리고 Dataflow 기법이 존재한다...

※수업 시간에 배운 내용을 주관적으로 정리한 것으로, 순서나 내용이 다를 수 있습니다...!! 이번에는 Vivado를 활용하여 원하는 논리 게이트 동작을 구현할 것이다. 가장 첫번째로 and 게이트를 구현해보려고 한다. and 논리 연산자는 비교하는 두개의 값이 참일 때에만 참의 값을 내보내고, 그 외에는 모두 거짓값을 내보내는 특징을 지닌다. 즉, 하나라도 거짓이면 거짓을 내보내는 동작을 실행한다. 진리표로 표현하자면 아래와 같다.XY결과000010100111  and 게이트 동작을 위한 코드는 아래와 같다.module and_gate(input a, b,output reg q ); always @(a, b)begin case({a, b}) 2'b00:..